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福師《EDA技術(shù)》在線作業(yè)二-0005
試卷總分:100 得分:100
一、多選題 (共 10 道試題,共 20 分)
1.EDA技術(shù)發(fā)展階段描述正確的是（）。
A.CAD階段
B.CAE階段
C.EDA階段
D.以上都不對
答案:ABC
2.TOP-down設(shè)計一般分為哪幾個層次（）。
A.系統(tǒng)級
B.功能級
C.門級
D.開關(guān)級
答案:ABCD
3.ASIC電路特點描述正確的是（）。
A.周期長
B.投入高
C.功耗低
D.省面積
答案:ABCD
4.基于FPGA/CPLD器件的數(shù)字系統(tǒng)設(shè)計流程包括哪些階段（）。
A.設(shè)計輸入
B.綜合
C.布局布線
D.仿真和編程
答案:ABCD
5.下面哪些是專業(yè)提供PLD器件廠商（）。
A.Xilinx
B.Altera
C.Lattice
D.Micsoftware
答案:ABC
6.常用的集成FPGA/CPLD開發(fā)工具有哪些（）。
A.MAX+plus II
B.Quartus II
C.ISE
D.ispLEVER
答案:
7.綜合有哪幾種形式()。
A.RTL
B.邏輯綜合
C.將邏輯門表示轉(zhuǎn)換到版圖表示
答案:
8.布局布線完成后會產(chǎn)生哪些文件（）。
A.芯片資源耗用的報告
B.EDIF
C.延時網(wǎng)表
D.器件編程文件
答案:
9.基于EDA技術(shù)的設(shè)計中，通常有兩種設(shè)計思路（）。
A.自頂向下
B.自底向上
C.自前向后
D.自后向前
答案:
10.狀態(tài)機常用的編碼方式有（）。
A.順序編碼
B.格雷編碼
C.約翰遜編碼
D.一位熱碼
答案:
二、判斷題 (共 40 道試題,共 80 分)
11.布局布線為將綜合生成的電路邏輯網(wǎng)表映射到具體的目標器件中實現(xiàn)，并產(chǎn)生最終的可下載文件的過程。
答案:
12.SOC是System On Chip,芯片系統(tǒng)的縮寫。
答案:
13.HDL是一種用文本形式來描述和設(shè)計電路的語言。
答案:
14.在EDA設(shè)計中一般采用硬件描述語言(HDL)進行電路與系統(tǒng)的描述。
答案:
15.有限狀態(tài)機的復位分為兩種：同步復位和異步復位。
答案:
16.PROM(Programmable Read－Only Memory），可編程只讀存儲器的縮寫。
答案:
17.狀態(tài)機可以分為：米里型和摩爾型兩類。
答案:
18.Verilog HDL數(shù)據(jù)類型是用來表示數(shù)字電路中的物理連線、數(shù)據(jù)存儲和傳輸單元等物理量的。
答案:
19.PLA是Programmable Logic Array,可編程邏輯陣列的縮寫。
答案:
20.數(shù)字設(shè)計流程中采用原理圖方式適合描述電路的連接關(guān)系核接口關(guān)系。
答案:
21.采用原理圖方式的數(shù)字設(shè)計的可重用性、可移植要差一些。
答案:
22.Verilog HDL語法要素與軟件編程語言（如C語言）是完全相同的。
答案:
23.混合仿真器就是能同時支持Verilog和VHDL的仿真器。
答案:
24.用狀態(tài)機進行設(shè)計具有速度快、結(jié)構(gòu)簡單、可靠性高等優(yōu)點。
答案:
25.數(shù)字設(shè)計流程中的設(shè)計輸入的表達方式一般有原理圖方式和HDL文本方式兩種。
答案:
26.把適配后生成的編程文件裝入到PLD器件中的過程稱為下載。
答案:
27.行為描述就是對設(shè)計實體的數(shù)學模型的描述，其抽象程度遠高于結(jié)構(gòu)描述。
答案:
28.PLD按照可編程的次數(shù)分為兩類：一次性編程器件和可多次編程器件。
答案:
29.仿真也稱模擬，是對所設(shè)計電路的功能的驗證。
答案:
30.Verilog HDL中整數(shù)型常量是不可以綜合的。
答案:
31.Verilog HDL不支持邏輯運算符。
答案:
32.在IC設(shè)計領(lǐng)域中，IP核一般完成某種功能的設(shè)計模塊。
答案:
33.有限狀態(tài)機非常適合于數(shù)字系統(tǒng)的控制模塊。
答案:
34.CPLD是Complex Programmable Logic Device,復雜可編程邏輯器件的縮寫。
答案:
35.硬件綜合器和軟件程序編譯器沒有本質(zhì)區(qū)別。
答案:
36.Verilog HDL中的常量主要有：整數(shù)，實數(shù)和字符串
答案:
37.仿真是EDA的精髓所在。
答案:
38.JTAG邊界掃描測試技術(shù)提供了一種合理而有效的方法，用以對高密度、引腳密集的器件和系統(tǒng)進行測試。
答案:
39.FPGA是Field Programmable Gate Array,現(xiàn)場可編程門陣列的縮寫。
答案:
40.ASIC一般采用全定制方法來實現(xiàn)設(shè)計。
答案:
41.數(shù)據(jù)流描述方式多用于組合邏輯電路。
答案:
42.Alter的FPGA器件主要由兩類配置方式：主動配置方式和被動配置方式。
答案:
43.HDL是Hardware Description Language,硬件描述語言的縮寫。
答案:
44.Synplify是一種FPGA/CPLD的邏輯綜合工具。
答案:
45.對設(shè)計而言，采用的描述級別越高，設(shè)計越容易。
答案:
46.Verilog語言的行為描述語句，如條件語句、賦值語句和循環(huán)語句類似于軟件高級語言，便于學習和使用。
答案:
47.Verilog HDL支持循環(huán)語句。
答案:
48.不考慮信號時延等因素的仿真稱為功能仿真。
答案:
49.Verilog HDL不支持條件語句。
答案:
50.編譯型仿真器的仿真速度快，但需要預處理，不能即時修改。
答案:
