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福師《EDA技術(shù)》在線作業(yè)一-0003
試卷總分:100 得分:100
一、多選題 (共 10 道試題,共 20 分)
1.下面哪些是專業(yè)提供第三方EDA軟件工具的公司（）。
A.Cadence
B.Mentor
C.Synopsys
D.Synplicity
答案:ABCD
2.常用的綜合工具有哪些（）。
A.FPGA Express
B.FPGA compiler
C.Synplify Pro
答案:ABC
3.布局布線完成后會(huì)產(chǎn)生哪些文件（）。
A.芯片資源耗用的報(bào)告
B.EDIF
C.延時(shí)網(wǎng)表
D.器件編程文件
答案:ABCD
4.EDA技術(shù)發(fā)展階段描述正確的是（）。
A.CAD階段
B.CAE階段
C.EDA階段
D.以上都不對(duì)
答案:
5.綜合有哪幾種形式()。
A.RTL
B.邏輯綜合
C.將邏輯門表示轉(zhuǎn)換到版圖表示
答案:
6.常用的集成FPGA/CPLD開發(fā)工具有哪些（）。
A.MAX+plus II
B.Quartus II
C.ISE
D.ispLEVER
答案:
7.TOP-down設(shè)計(jì)一般分為哪幾個(gè)層次（）。
A.系統(tǒng)級(jí)
B.功能級(jí)
C.門級(jí)
D.開關(guān)級(jí)
答案:
8.狀態(tài)機(jī)常用的編碼方式有（）。
A.順序編碼
B.格雷編碼
C.約翰遜編碼
D.一位熱碼
答案:
9.基于EDA技術(shù)的設(shè)計(jì)中，通常有兩種設(shè)計(jì)思路（）。
A.自頂向下
B.自底向上
C.自前向后
D.自后向前
答案:
10.基于FPGA/CPLD器件的數(shù)字系統(tǒng)設(shè)計(jì)流程包括哪些階段（）。
A.設(shè)計(jì)輸入
B.綜合
C.布局布線
D.仿真和編程
答案:
二、判斷題 (共 40 道試題,共 80 分)
11.數(shù)字設(shè)計(jì)流程中采用原理圖方式適合描述電路的連接關(guān)系核接口關(guān)系。
答案:
12.仿真也稱模擬，是對(duì)所設(shè)計(jì)電路的功能的驗(yàn)證。
答案:
13.狀態(tài)機(jī)設(shè)計(jì)主要包含三個(gè)對(duì)象：當(dāng)前狀態(tài)，次狀態(tài)和輸出邏輯。
答案:
14.Verilog HDL支持循環(huán)語句。
答案:
15.編譯型仿真器的仿真速度快，但需要預(yù)處理，不能即時(shí)修改。
答案:
16.Verilog語言即適合可綜合的電路設(shè)計(jì)，也可勝任電路與系統(tǒng)的仿真。
答案:
17.絕大多數(shù)的FPGA器件都基于SRAM查找表結(jié)構(gòu)實(shí)現(xiàn)。
答案:
18.數(shù)據(jù)流描述方式多用于組合邏輯電路。
答案:
19.反熔絲型開關(guān)元件一般用在對(duì)可靠性要求較高的軍事和航天產(chǎn)品器件上。
答案:
20.PLA是Programmable Logic Array,可編程邏輯陣列的縮寫。
答案:
21.如果只需要在上電和系統(tǒng)錯(cuò)誤時(shí)進(jìn)行復(fù)位操作，采用異步復(fù)位方式比同步復(fù)位方式好。
答案:
22.把適配后生成的編程文件裝入到PLD器件中的過程稱為下載。
答案:
23.在EDA設(shè)計(jì)中一般采用硬件描述語言(HDL)進(jìn)行電路與系統(tǒng)的描述。
答案:
24.對(duì)設(shè)計(jì)而言，采用的描述級(jí)別越高，設(shè)計(jì)越容易。
答案:
25.用狀態(tài)機(jī)進(jìn)行設(shè)計(jì)具有速度快、結(jié)構(gòu)簡單、可靠性高等優(yōu)點(diǎn)。
答案:
26.布局布線為將綜合生成的電路邏輯網(wǎng)表映射到具體的目標(biāo)器件中實(shí)現(xiàn)，并產(chǎn)生最終的可下載文件的過程。
答案:
27.有限狀態(tài)機(jī)可以認(rèn)為是組合邏輯和寄存器邏輯的特殊組合。
答案:
28.Verilog語言的行為描述語句，如條件語句、賦值語句和循環(huán)語句類似于軟件高級(jí)語言，便于學(xué)習(xí)和使用。
答案:
29.SOC是System On Chip,芯片系統(tǒng)的縮寫。
答案:
30.目前常用的硬件描述語言為：Verilog HDL和 VHDL。
答案:
31.ISP和專用的編程器是FPGA常用的兩種編程方式。
答案:
32.PLD器件內(nèi)部主要由各種邏輯功能部件和可編程開關(guān)構(gòu)成。
答案:
33.JTAG邊界掃描測(cè)試技術(shù)提供了一種合理而有效的方法，用以對(duì)高密度、引腳密集的器件和系統(tǒng)進(jìn)行測(cè)試。
答案:
34.Verilog HDL數(shù)據(jù)類型是用來表示數(shù)字電路中的物理連線、數(shù)據(jù)存儲(chǔ)和傳輸單元等物理量的。
答案:
35.Verilog HDL中的變量一般分為兩種數(shù)據(jù)類型：net型和variable型。
答案:
36.GAL是Generic Array Logic,通用陣列邏輯的縮寫。
答案:
37.仿真器按對(duì)設(shè)計(jì)語言的不同處理方式分為兩類：編譯型仿真器和解釋型仿真器。
答案:
38.不考慮信號(hào)時(shí)延等因素的仿真稱為功能仿真。
答案:
39.Verilog HDL中整數(shù)型常量是不可以綜合的。
答案:
40.目前在數(shù)字系統(tǒng)的設(shè)計(jì)中，主要采用Bottom-UP設(shè)計(jì)為主。
答案:
41.Verilog HDL中的常量主要有：整數(shù)，實(shí)數(shù)和字符串
答案:
42.時(shí)序仿真也叫后仿真。
答案:
43.綜合指的是將較高級(jí)抽象層次的設(shè)計(jì)描述自動(dòng)轉(zhuǎn)化為較低層次描述的過程。
答案:
44.ASIC一般采用全定制方法來實(shí)現(xiàn)設(shè)計(jì)。
答案:
45.PLD按照可編程的次數(shù)分為兩類：一次性編程器件和可多次編程器件。
答案:
46.數(shù)字設(shè)計(jì)流程中的設(shè)計(jì)輸入的表達(dá)方式一般有原理圖方式和HDL文本方式兩種。
答案:
47.HDL是一種用文本形式來描述和設(shè)計(jì)電路的語言。
答案:
48.Verilog HDL支持賦值語句。
答案:
49.Verilog HDL不支持條件語句。
答案:
50.Verilog HDL中實(shí)數(shù)型和字符串型常量是可以綜合的。
答案:
