北交《數(shù)字電子技術(shù)（含實驗）》在線作業(yè)一-0003

試卷總分:100  得分:100

一、多選題 (共 10 道試題,共 40 分)

1.分析同步時序邏輯電路的一般步驟是（ ）。

A.列出邏輯方程組

B.列出狀體表、畫狀態(tài)圖或時序圖

C.確定電路邏輯功能

D.列出時序邏輯電路功能

2.消除冒險競爭的方法（）。

A.發(fā)現(xiàn)并消去互補相乘項

B.增加乘積項避免互相項相加

C.輸出端并聯(lián)電容器

D.輸入端并聯(lián)電容器

3.邏輯代數(shù)的基本規(guī)則是（）。

A.代入規(guī)則

B.反演規(guī)則

C.對偶規(guī)則

D.延展規(guī)則

4.有（）時序邏輯電路就被唯一地確定。

A.輸出方程組

B.激勵方程組

C.狀態(tài)方程組

D.鎖存方程組

5.數(shù)字集成電路按結(jié)構(gòu)的不同形式，分為（ ）。

A.NOMS

B.PMOS

C.CMOS

D.NPMOS

6.與十進制相比二進制的優(yōu)點是（ ）。

A.數(shù)字裝置簡單可靠、所有元件少

B.運算規(guī)則簡單、運算操作方便

C.運算速度快

D.數(shù)值表達清晰、便于觀察

7.下列觸發(fā)器中，克服了空翻現(xiàn)象的有( )。

A.邊沿D觸發(fā)器

B.主從RS觸發(fā)器

C.同步RS觸發(fā)器

D.主從JK觸發(fā)器

8.邏輯函數(shù)的表示方法中具有唯一性的是（ ）。

A.真值表

B.表達式

C.邏輯圖

D.卡諾圖

9.邏輯函數(shù)的化簡方法有（ ）。

A.并項法

B.吸收法

C.消去法

D.配項法

10.卡諾圖化簡步驟是（ ）。

A.將邏輯函數(shù)寫成最小項表達式

B.按最小項表達式填寫卡諾圖

C.合并最小項

D.將包圍圈對于的乘積項相加

二、單選題 (共 10 道試題,共 30 分)

11.完成1位二進制數(shù)相加的一種組合邏輯電路（ ）。

A.半加器

B.全加器

C.1位加法器

D.多為加法器

12.Verilog語言大概提供了約（ ）個運算符。

A.20

B.30

C.40

D.50

13.數(shù)字系統(tǒng)中用來存儲二進制數(shù)據(jù)的邏輯部件是（）。

A.寄存器

B.計數(shù)器

C.觸發(fā)器

D.定時器

14.數(shù)字信號只有兩個取值，故稱為（ ）。

A.二值信號

B.高低信號

C.0、1信號

D.有無信號

15.對于TTL與非門閑置輸入端的處理，不可（ ）。

A.接電源

B.通過電阻33kΩ接電源

C.接地

D.與有用輸入端并聯(lián)

16.組合邏輯電路消除競爭冒險的方法有（）。

A.修改邏輯設(shè)計

B.在輸出端接入緩沖電路

C.后級加緩沖電路

D.屏蔽輸入信號的尖峰干擾

17.設(shè)周期性數(shù)字波形的高電平持續(xù)6ms，低電平持續(xù)10ms，占空比為（ ）。

A.60%

B.47.5%

C.37.5%

D.30%

18.為實現(xiàn)將JK觸發(fā)器轉(zhuǎn)換為D觸發(fā)器，應(yīng)使（ ）。

A.J=D,K=/D

B.K=D,J=/D

C.J=K=D

D.J=K=/D

19.任何組合邏輯電路都可以變換成為（ ）表達式。

A.與或

B.與非

C.或非

D.非門

20.以下電路中，加以適當輔助門電路，（）適于實現(xiàn)單輸出組合邏輯電路。

A.奇偶校驗器

B.數(shù)據(jù)選擇器

C.數(shù)值比較器

D.七段顯示譯碼器

三、判斷題 (共 10 道試題,共 30 分)

21.7的8421BCD碼是0101。

22.4008為四位二進制超前進位全加器。

23.電路的噪聲容限越大，其抗干擾能力愈強。

24.一個雙穩(wěn)態(tài)觸發(fā)器可以保存1位二值信息。

25.異或函數(shù)與同或函數(shù)在邏輯上互為反函數(shù)。

26.用一個二進制代碼表示特定含義的信息稱為編碼。

27.ASM圖中有狀態(tài)框、判斷框、輸出框三種符號。

28.D碼是用字母B、C、D、表示的代碼。

29.電路的噪聲容限越大，抗干擾能力愈強。

30.門電路組成的多諧振蕩器振蕩周期與時間常數(shù)RC無關(guān)。