東 北 大 學(xué) 繼 續(xù) 教 育 學(xué) 院

   數(shù)字電子技術(shù)基礎(chǔ) X   試 卷（作業(yè)考核 線(xiàn)上2）  B  卷（共  6  頁(yè)）

總分 題號(hào) 一 二 三 四 五 六 七 八 九 十

得分

一、單項(xiàng)選擇題。在備選答案中選出一個(gè)正確答案，并將所選答題填入下表。（70分）

題號(hào) 1-5 6-10 11-15

答案

題號(hào) 16-20 21-25 26-30

答案

題號(hào) 31-35

答案

01、表示一位十六進(jìn)制數(shù)需要二進(jìn)制數(shù)的位數(shù)為：

A. １位         B. ２位       C. ４位        D. 16位

02．十進(jìn)制數(shù)25用8421BCD碼表示為：

A.10 101         B.0010 0101      C.100101     D.10101

03．與十進(jìn)制數(shù)（53.5）10等值的數(shù)或代碼為：

A.(0101 0011.0101)8421BCD  B.(35.8)16  C.(110101.1)2   D.(65.4)8

04. 當(dāng)邏輯函數(shù)有n個(gè)變量時(shí)，變量取值組合共有：

   A. n        B. 2n        C. n2      D. 2n

05．欲使D觸發(fā)器按Qn+1=n工作，應(yīng)使輸入D=

A.0   B.1    C.Q    D.

06．多諧振蕩器可產(chǎn)生：

A.正弦波    B.矩形脈沖     C.三角波   D.鋸齒波

07.一個(gè)16選一的數(shù)據(jù)選擇器，其地址輸入（選擇控制輸入）端個(gè)數(shù)為：

A.1       B.2     C.4       D.16

08．下列邏輯電路中為時(shí)序邏輯電路的是

A.變量譯碼器  B.加法器C.數(shù)碼寄存器D.數(shù)據(jù)選擇器

09、圖1-1所示電路，輸出F為：

A、AB   B、A+B   C、A⊙B   D、A÷B

10、圖1-2所示電路，輸出F為：

A、A⊙B   B、AB   C、A+B  D、A÷B

11、圖1-3電路為NMOS：

A、與非門(mén)     B、異或門(mén)   C、與或非門(mén)     D、或非門(mén)

12、圖1-4所示電路，當(dāng)EN=1時(shí)：

A、M為輸入N為輸出         B、 N為輸入M為輸出

C、 N為輸入EN為輸出       D 、 M為輸入EN為輸出                

13、圖1-5所示TTL電路，A=0則Y1= 

A．A+VCC    B．A    C．1    D．0

14、圖1-6所示TTL電路，Y2= 

A．A+VCC    B．1    C．0    D．A

15、圖1-7所示TTL電路，當(dāng)1、2端都加低電平（邏輯0）時(shí)Qn+1= 

A．Qn+1    B．0    C．Qn    D．1

16、若將圖1-7所示電路構(gòu)成D觸發(fā)器，應(yīng)將

A．1、3端相連、2、4端相連并將2端作為D輸入端

B．1、5端相連、2、4端相連并將5端作為D輸入端

C．1、3端相連、2、6端相連并將6端作為D輸入端

D．2、4端相連、1、3端相連并將1端作為D輸入端

17、圖1-8所示電路，該電路產(chǎn)生波形的周期為

A、0.7(R1+R2)C    B、1.1(R1+2R2)C

C、0.7(R1+2R2)C   D、0.8(R1+R2)C

18、單穩(wěn)態(tài)觸發(fā)器用途之一是

A、自動(dòng)產(chǎn)生方波    B、用做比較器    C、定時(shí)    D、自動(dòng)產(chǎn)生三角波

19、用RAM2114（1024×4位）構(gòu)成4096×8位RAM，需

A、4片；   B、8片；    C、24片；   D、12片

20、用戶(hù)對(duì)ROM編程后覺(jué)得不滿(mǎn)意，還要改寫(xiě)，應(yīng)選用：

A、固定ROM   B、E2PROM   C、PPROM    D、PRAM

21、圖2-2所示電路，D3D2D1D0=0000，B加高電平，

C與A相連所構(gòu)成的加法計(jì)數(shù)器是

A、10進(jìn)制   B、5進(jìn)制   C、11進(jìn)制   D、6進(jìn)制 

22、2-2所示電路，D3D2D1D0=0010，A加高電平，C與B相連所構(gòu)成的加法計(jì)數(shù)器是

A、10進(jìn)制    B、8進(jìn)制    C、6進(jìn)制     D、9進(jìn)制     

23、2-2所示電路，D3D2D1D0=0010，B加高電平，C與A相連所構(gòu)成的加法計(jì)數(shù)器是

A、10進(jìn)制    B、9進(jìn)制    C、6進(jìn)制     D、8進(jìn)制       

24、2-2所示電路，D3D2D1D0=1000，A加高電平，C與B相連所構(gòu)成的加法計(jì)數(shù)器是

A、10進(jìn)制    B、3進(jìn)制    C、6進(jìn)制     D、12進(jìn)制

25、2-2所示電路，D3D2D1D0=1000， B加高電平，C與A相連所構(gòu)成的加法計(jì)數(shù)器是

A、10進(jìn)制    B、3進(jìn)制    C、6進(jìn)制     D、12進(jìn)制    

26、圖2-3所示電路為

A 異步時(shí)序電路  B 同步時(shí)序電路 C 同步組合電路   D 異步組合電路      

27、圖2-3所示電路，F(xiàn)F0和FF1都為

A、下降沿觸發(fā)   B、上升沿觸發(fā)   C、高電平觸發(fā)    D、低電平觸發(fā)  

28、圖2-3所示電路，Q0n+1= 

29、圖2-3所示電路，Q1n+1= 

A、Q0nQ1n    B、Q0n+Q1n   C、Q0n⊕Q1n    D、Q0n⊙Q1n   

30、圖2-3所示電路，F(xiàn)= 

A、Q0nQ1n    B、Q0n+Q1n   C、Q0n⊕Q1n    D、Q0n⊙Q1n   

31、圖2-3所示電路，其狀態(tài)轉(zhuǎn)換圖為

32、圖2-3所示電路的邏輯功能為

A、4進(jìn)制減法計(jì)數(shù)器       B、4進(jìn)制加法計(jì)數(shù)器 

C、6進(jìn)制加法計(jì)數(shù)器       D、8進(jìn)制減法計(jì)數(shù)器      

33、圖2-4所示可變進(jìn)制加法計(jì)數(shù)器電路 ，當(dāng)MN=00時(shí)該加法計(jì)數(shù)器為

A  11進(jìn)制加法計(jì)數(shù)器     B  10進(jìn)制加法計(jì)數(shù)器   

C  12進(jìn)制加法計(jì)數(shù)器     D  13進(jìn)制加法計(jì)數(shù)器  

34、圖2-4所示可變進(jìn)制加法計(jì)數(shù)器電路 ，當(dāng)MN=01時(shí)該加法計(jì)數(shù)器為

A、13進(jìn)制加法計(jì)數(shù)器      B、12進(jìn)制加法計(jì)數(shù)器  

C、14進(jìn)制加法計(jì)數(shù)器      D、11進(jìn)制加法計(jì)數(shù)器 

35、圖2-4所示可變進(jìn)制加法計(jì)數(shù)器電路 ，當(dāng)MN=11時(shí)該加法計(jì)數(shù)器為

A、14進(jìn)制加法計(jì)數(shù)器   B、12進(jìn)制加法計(jì)數(shù)器  

C、11進(jìn)制加法計(jì)數(shù)器   D、13進(jìn)制加法計(jì)數(shù)器   

二、試用卡諾圖化簡(jiǎn)下列邏輯函數(shù)（10分）

三、（10分）試用圖3所示輸出低電平有效的3線(xiàn)-8線(xiàn)譯碼器和邏輯門(mén)設(shè)計(jì)一組合電路。該電路輸入X，輸出F均為三位二進(jìn)制數(shù)。二者之間關(guān)系如下：

2≤X≤6時(shí)   F=X+1   X<2時(shí)    F=1     X>6時(shí)    F=0

四、（10分）試用圖4所示74161電路和必要的門(mén)構(gòu)成一個(gè)12進(jìn)制計(jì)數(shù)器。

奧鵬，國(guó)開(kāi)，廣開(kāi)，電大在線(xiàn)，各省平臺(tái)，新疆一體化等平臺(tái)學(xué)習(xí)
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